岗位职责：
1、承担数字IP或SoC模块的RTL设计、功能验证以及时序综合优化工作。
2、参与功耗评估（PowerArtist）、形式等价性验证（Formality）等签核环节。
3、研究前沿计算架构（如AI加速单元/多核处理器）的设计策略与实现路径。

核心要求：
1、微电子、电子工程、计算机体系结构等相关专业博士学历，研究方向涵盖VLSI设计或处理器架构领域。
2、掌握数字IC设计完整方法论，熟练运用Verilog/SystemVerilog/Chisel等硬件描述语言。
3、具备以下条件之一者优先：
〉完整参与过ASIC设计全流程（从RTL至GDSII）。
〉在RISC-V/ARM等处理器微架构方面有实质性优化经验。
〉在DAC/ISSCC/IEEE期刊上发表过集成电路设计方向的学术论文。